Á¶¼¼ÀϺ¸
°Ë»ö

SKÇÏÀ̴нº, ¼¼°è ù JEDEC ±Ô°ÝÀÇ DDR5 D·¥ °³¹ß

Á¶¼¼ÀϺ¸ | ¹é¼º¿ø Àü¹®À§¿ø 2018.11.15 13:49

±ÛÀÚ Å©±âÁ¶Àý

±ÛÀÚ Å©±â°¡ Àû´çÇϽŰ¡¿ä?

DDR5 D·¥

¡ß¡¦»çÁøÁ¦°ø:SKÇÏÀ̴нº(DDR5D·¥)

SKÇÏÀ̴нº°¡ ¼¼°è ÃÖÃÊ·Î JEDEC(±¹Á¦¹ÝµµÃ¼Ç¥ÁØÇùÀDZⱸ) ±Ô°ÝÀ» Àû¿ëÇÑ DDR5 D·¥À» °³¹ßÇß´Ù°í ¹àÇû´Ù.

DDR5´Â DDR4¸¦ ÀÕ´Â Â÷¼¼´ë D·¥ Ç¥Áر԰ÝÀ¸·Î ºòµ¥ÀÌÅÍ, ÀΰøÁö´É, ¸Ó½Å·¯´× µî Â÷¼¼´ë ½Ã½ºÅÛ¿¡ ÃÖÀûÈ­µÈ ÃÊ°í¼Ó, ÀúÀü·Â, °í¿ë·® Á¦Ç°À¸·Î ÃÖ±Ù °³¹ßÇÑ 2¼¼´ë 10³ª³ë±Þ(1y) 8Gbit(±â°¡ºñÆ®) DDR4¿¡ ÀÌ¾î µ¿ÀÏÇÑ ¹Ì¼¼°øÁ¤ÀÇ 16Gbit DDR5¿¡¼­µµ ¼±µµÀû ±â¼ú°æÀï·ÂÀ» È®º¸ÇÒ ¼ö ÀÖ°Ô µÇ¾ú´Ù.

ÀÌÀü ¼¼´ëÀÎ DDR4 ´ëºñ µ¿ÀÛ Àü¾ÐÀÌ ±âÁ¸ 1.2V¿¡¼­ 1.1V·Î ³·¾ÆÁ® Àü·Â ¼Òºñ´Â 30% ÁÙ¾îµç ¹Ý¸é Àü¼Û ¼Óµµ´Â 3200Mbps¿¡¼­ 5200Mbps·Î 1.6¹è °¡·® Çâ»ó, FHD(Full-HD)±Þ ¿µÈ­(3.7GByte) 11Æí¿¡ ÇØ´çµÇ´Â 41.6GByte(±â°¡¹ÙÀÌÆ®)ÀÇ µ¥ÀÌÅ͸¦ 1ÃÊ¿¡ ó¸®ÇÒ ¼ö ÀÖ´Â ¼öÁØÀÌ´Ù.

À̹ø Á¦Ç°Àº ¼­¹ö¿Í PC¿ë RDIMM(Registered Dual In-line Memory Module)°ú UDIMM(Unbuffered DIMM)À¸·Î JEDEC DDR5 Ç¥ÁØ¿¡ ¸ÂÃç µ¥ÀÌÅ͸¦ ÀúÀåÇÏ´Â ¼¿ ¿µ¿ªÀÇ ´ÜÀ§ °ü¸® ±¸¿ªÀ» 16°³ ¿¡¼­ 32°³·Î È®ÀåÇÏ°í(16bank ¡æ 32bank) ÇÑ ¹ø¿¡ ó¸®ÇÏ´Â µ¥ÀÌÅÍÀÇ ¼öµµ 8°³¿¡¼­ 16°³(BL8 ¡æ BL16)·Î ´Ã·È´Ù.

¶ÇÇÑ Ä¨ ³»ºÎ¿¡ ¿À·ùÁ¤Á¤ ȸ·Î(Error Correcting Code)¸¦ ³»ÀåÇÏ°í ÀÖ¾î °í¿ë·® ½Ã½ºÅÛÀÇ ½Å·Ú¼ºÀ» ȹ±âÀûÀ¸·Î ³ôÀÏ °ÍÀ¸·Î ±â´ëµÈ´Ù.

ÇÑÆí ÃÊ°í¼Ó µ¿ÀÛ Æ¯¼ºÀ» È®º¸Çϱâ À§ÇØ Àбâ/¾²±â ȸ·Î¸¦ ÃÖÀûÀÇ »óÅ·ΠÁ¶Á¤ÇÏ´Â °í¼Ó Æ®·¹ÀÌ´× ±â¼ú(high speed training scheme), Àü¼Û ÀâÀ½À» Á¦°ÅÇÏ´Â DFE(Decision Feedback Equalization), ¸í·É¾î ¹× µ¥ÀÌÅÍ Ã³¸®¸¦ º´·ÄÈ­Çϱâ À§ÇÑ 4ÆäÀÌÁî Ŭ·ÎÅ·(4phase clocking), Àб⠵¥ÀÌÅÍÀÇ ¿Ö°îÀ̳ª ÀâÀ½À» ÃÖ¼ÒÈ­Çϱâ À§ÇÑ ÀúÀâÀ½/°í¼º´É DLL(Delay locked loop) ¹× DCC(Duty Cycle Correction)ȸ·Î µî ½Å±â¼úÀÌ Ã¤¿ëµÆ´Ù.

¡¤´ëÇ¥ÀüÈ­ : 02-737-7004 ¡¤À̸ÞÀÏ : webmaster@joseilbo.com
¡¤ÁÖ¼Ò : ¼­¿ï½Ã ¼­Ãʱ¸ »çÀÓ´ç·Î 32 Á¶¼¼ÀϺ¸
¡¤µî·Ï¹øÈ£ : ¼­¿ï¾Æ00013 ¡¤µî·ÏÀÏ : 2005³â 8¿ù 8ÀÏ
¡¤Á¦È£ : Á¶¼¼ÀϺ¸ ¡¤¹ßÇàÀÎ/ÆíÁýÀÎ : ȲÃá¼·
Copyright¨Ï 2001~2024 Joseilbo.com All rights reserved.