»ï¼ºÀüÀÚ°¡ ÃֽŠDDR5 D·¥ ¸ðµâÀÇ ¼º´É ±Ø´ëÈ¿Í ÇÔ²² Àü·Â »ç¿ëÀ» ÃÖ¼ÒÈÇÒ ¼ö ÀÖ´Â Àü·Â°ü¸® ¹ÝµµÃ¼(PMIC) 3Á¾À» °ø°³, ½Ã½ºÅ۹ݵµÃ¼ ¶óÀξ÷ È®´ë¿¡ ³ª¼¹´Ù.
Áö³ 2010³â ÀÌ ºÐ¾ß¿¡ óÀ½ ÁøÃâÇÑ ÈÄ ½º¸¶Æ®Æù°ú ÅÂºí¸´ µî ¸ð¹ÙÀÏ¿ë Á¦Ç°, PC, °ÔÀÓ±â, ¹«¼± À̾îÆù¿¡ žÀçµÇ´Â Á¦Ç°À» »ý»êÇÏ°í ÀÖÀ¸¸ç »õ·Ó°Ô ¼±º¸ÀÎ 3Á¾(S2FPD01, S2FPD02, S2FPC01)Àº DDR5 D·¥ ¸ðµâ¿¡ žÀçµÅ ¼º´É Çâ»ó°ú ÇÔ²² µ¿ÀÛ Àü·Â °¨¼Ò¿¡ È°¿ëµÈ´Ù.
¿ÜºÎ ±âÆÇ¿¡ žÀçÇÏ´ø DDR4 D·¥°ú ´Þ¸®, ÃֽŠDDR5ºÎÅÍ´Â ¸ðµâ ±âÆÇ¿¡ Á÷Á¢ žÀç, ÇϳªÀÇ ¸ðµâ¿¡ À§Ä¡Çϱ⠶§¹®¿¡ Àü¿øÀ» ¾ÈÁ¤ÀûÀÌ°í ºü¸£°Ô °ø±ÞÇÔÀ¸·Î½á ¼º´É Çâ»ó°ú µ¿½Ã¿¡ ¿ÀÀÛµ¿À» ÃÖ¼ÒÈÇÒ ¼ö ÀÖ´Ù.
ÀÚü ¼³°è ±â¼úÀÎ ºñµ¿±â½Ä 2»ó Àü¾Ð °ÇÏ Á¦¾î ȸ·Î(Asynchronous based dual phase buck control scheme)¸¦ Àû¿ëÇØ Àü¾ÐÀÇ º¯È¸¦ ½Ç½Ã°£À¸·Î ºü¸£°Ô °¨ÁöÇÏ°í Ãâ·Â Àü¾ÐÀ» ÀÏÁ¤ÇÏ°Ô À¯ÁöÇÒ ¼ö ÀÖ´Ù.
ÀÌ¿¡ µû¶ó ÃÊ°í¼Ó DDR5 D·¥ÀÇ µ¥ÀÌÅÍ Àбâ, ¾²±â ¼Óµµ¸¦ ´õ¿í ¾ÈÁ¤ÀûÀ¸·Î Áö¿øÇÏ´Â °ÍÀº ¹°·Ð ±âÁ¸¿¡ Àü¾ÐÀ» ÀÏÁ¤ÇÏ°Ô À¯ÁöÇϱâ À§ÇØ Å¾ÀçÇÏ´ø ÀûÃþ¼¼¶ó¹ÍÄܵ§¼(MLCC)ÀÇ »ç¿ë·®µµ ÁÙÀÏ ¼ö ÀÖ¾î D·¥ ¸ðµâ ¼³°è ÆíÀǼºÀÌ ³ô¾ÆÁ³´Ù.
ƯÈ÷ ¿£ÅÍÇÁ¶óÀÌÁî¿ë Àü·Â°ü¸® ¹ÝµµÃ¼(S2FPD01, S2FPD02)¿¡´Â Ãâ·Â Àü¾ÐÀ» È¿À²ÀûÀ¸·Î Á¶Á¤ÇÏ´Â ÇÏÀ̺긮µå °ÔÀÌÆ® µå¶óÀ̹ö(Hybrid Gate Driver) ¼³°è¸¦ ÅëÇØ Àü·ÂÈ¿À²À» ¾÷°è Ç¥Áغ¸´Ù 1% Æ÷ÀÎÆ® ³ôÀº 91%±îÁö Çâ»ó½ÃÄ×´Ù.
¶ÇÇÑ, µ¥½ºÅ©Åé, ·¦Åé µî ¼ÒºñÀÚ¿ë DDR5 D·¥ ¸ðµâ¿ë Àü·Â°ü¸® ¹ÝµµÃ¼(S2FPC01)¿¡´Â ÀúÀü·Â 90³ª³ë(nm, nanometer) °øÁ¤À» Àû¿ëÇØ Ä¨ ¸éÀûÀ» ÁÙ¿´´Ù.