Ä«Ä«¿À¿£ÅÍÇÁ¶óÀÌÁî, ÀÚÀϸµ½º FPGA °¡¼Ó ±â¼ú Àû¿ë
Ä«Ä«¿À¿£ÅÍÇÁ¶óÀÌÁî´Â Ŭ¶ó¿ìµå ¼ºñ½º¸¦ °ÈÇϱâ À§ÇØ ¹Ì±¹ ¹ÝµµÃ¼ ±â¾÷ ÀÚÀϸµ½º¿Í ¼ÕÀâ°í FPGA °¡¼Ó ±â¼ú ±â¹ÝÀÇ Å¬¶ó¿ìµå »ç¾÷À» ±¸ÃàÇÑ´Ù°í 18ÀÏ ¹àÇû´Ù.
¼ÒÇÁÆ®¿þ¾î¸¦ °£ÆíÇÏ°Ô À籸¼ºÇÒ ¼ö ÀÖ´Â ÇÁ·Î±×·¡¸Óºí ¹ÝµµÃ¼ÀÇ ÀÏÁ¾ÀÎ FPGA´Â Çϵå¿þ¾î ±³Ã¼¾øÀÌ »õ·Î¿î ¾ÖÇø®ÄÉÀ̼Ç, ÇÁ·ÎÅäÄÝÀ» °í°´ ¿ä±¸¿¡ ¸Â°Ô ½Å¼ÓÇÏ°Ô ´ëÀÀÇÒ ¼ö ÀÖ¾î µ¥ÀÌÅÍ ¼¾ÅÍ¿¡¼ ±¤¹üÀ§ÇÏ°Ô »ç¿ëµÇ°í ÀÖ´Ù.
ÀÚÀϸµ½º´Â FPGA ½ÃÀåÀ» 50% ÀÌ»ó Á¡À¯ÇÏ°í ÀÖ´Â ¼±µµ ¾÷ü´Ù. Ä«Ä«¿À¿£ÅÍÇÁ¶óÀÌÁîÀÇ 'Ä«Ä«¿À i Ŭ¶ó¿ìµå' ÆÀÀº ÀÚÀϸµ½º¿Í Çù·ÂÇØ ´Ù¾çÇÑ Å¬¶ó¿ìµå Á¦Ç°±ºÀ» Á¦°øÇÒ °èȹÀÌ´Ù.
Ŭ¶ó¿ìµå¿¡ ÀÚÀϸµ½º ½º¸¶Æ®´Ð U25NÀ» Àû¿ëÇϸé CPU »ç¿ë·üÀ» 50% ÀÌ»ó ³·Ãß°í, ¾ÖÇø®ÄÉÀÌ¼Ç ¼º´ÉÀ» ÃÖ´ë 6¹è ³ôÀÏ ¼ö ÀÖ´Ù. ¶ÇÇÑ, °¡»ó¼¹öÀÇ ¼º´ÉÀÌ °ÈµÅ Àü·Â ¼Òºñ ¹× ¿î¿µ ºñ¿ëÀÌ 2¹è ÀÌ»ó Àý°¨µÈ´Ù. ÀÌ¿ëÀÚµéÀº ½Ç½Ã°£ ¸¶À̱׷¹À̼Ç, ºü¸¥ ÇÁ·ÎºñÀú´×, °ÈµÈ º¸¾È ¹× ¸ð´ÏÅ͸µÀ» °æÇèÇÒ ¼ö ÀÖ´Ù.
Ä«Ä«¿À¿£ÅÍÇÁ¶óÀÌÁî ¹é»ó¿± ´ëÇ¥´Â “ºü¸£°Ô ¼ºÀåÇÏ´Â ¿£Åͳ×ÀθÕÆ®, ¸ÞŸ¹ö½º, ºí·ÏüÀÎ ºÎ¹® µî¿¡¼ È¿°úÀûÀ¸·Î »ç¿ëµÉ °ÍÀ¸·Î ±â´ëÇÑ´Ù”¸ç “ÀÚÀϸµ½ºÀÇ ±â¼ú°ú ³ëÇϿ츦 °áÇÕÇØ ¼º°øÀûÀÎ Çù¾÷ »ç·Ê¸¦ ¸¸µé¾î°¥ °Í”À̶ó°í ¹àÇû´Ù.