◆…자료:EDN
미국 IT전문 매체 EDN은 4일 TSMC의 1nm(나노미터, 1nm는 10억분의 1m) 칩 제조공정 구축이 가시화되고 있으며 생산 공장은 2개의 반도체 패키징 및 테스트 공장을 운영하고 있는 롱탄(Longtan) 산업단지에 위치할 것이라고 보도했다.
1nm 공정에 대한 구체적인 계획은 올여름 대만국립대학교(NTU)와 MIT와의 협력 결과가 공개된 이후 나온 것으로 MIT, NTU 및 TSMC 연구원들은 반금속 비스무트(Bi)와 결합한 2D 소재를 이용해 극도로 낮은 저항값을 구현함으로써 1nm 공정 구현의 문제점을 해결한 것으로 알려졌다.
TSMC의 3nm 칩은 이번 4분기 양산을 시작할 예정이고 업그레이드 버전인 N3E는 2023년 하반기 상업생산을 시작할 계획이다. 이어 2nm 칩은 신추(Hsinchu)에 있는 바오산(Baoshan) 공장에서 2025년 양산을 준비 중이다.
2nm 칩은 3nm 칩보다 에너지는 25%~30% 적게 사용하면서 10%~15% 빠른 처리속도를 낼 수 있다. TSMC 내부자는 3nm 노드를 넘어선 최첨단 제조기술이 현재 상당히 빠른 진척을 보이고 있으며 1nm 기술 연구도 중요한 고비를 넘어섰다고 밝혔다.
TSMC나 삼성전자 등 글로벌 반도체 기업들은 반도체 공정의 추가 소형화에 필요한 접점의 저항을 줄이기 위해 저항이 매우 낮고 고전류를 전달할 수 있으며 대량생산에 적합한 접점 재료를 찾기 위한 노력을 경주하고 있다.
이러한 상황에서 지난 5월 MIT와 NTU, 그리고 TSMC 연구진은 1nm 공정을 구현할 수 있는 주요 소재를 발견했다고 발표하면서도 이 물질이 곧 상용 칩 생산에 반드시 사용될 수 있을지는 미지수라고 밝힌 바 있다.
그러나 전도성의 금속 유도 갭으로 인한 제조상의 문제와 단층 기술이 이러한 금속 유도 갭으로 인해 제조에 난항을 겪었지만, 연구진들은 전이 후 금속 비스무트와 일부 반도체 단층 전이 금속 디칼코게나이드를 이용, 갭의 크기를 줄여 이전에 가능했던 것보다 훨씬 작은 2D 트랜지스터 생성에 성공했다.
반금속 상태의 비스무트 전극을 2D 소재와 결합하면 저항은 크게 줄어들고 전류 전도는 증가시킬 수 있다는 것을 확인했다. 칩에 단층 또는 2차원(2D) 트랜지스터를 만들어 전체 밀도를 레이어(층) 수와 일치할 수 있도록 하는 새로운 소재 개발이 핵심이다.
연구진들은 이황화몰리브덴((MoS2), 이황화 텅스텐(WS2) 및 이셀렌화 텅스텐(WSe2)을 비롯한 다양한 기존 반도체 재료와의 낮은 저항값을 갖는 것을 알아냈다. 요컨대, 비실리콘 재료를 사용하면 1nm 크기의 트랜지스터 구현도 가능하다는 것이다.
그러나 TSMC가 이번 개발한 소재를 이용해 당장 1nm 공정을 적용할 것 같지는 않다. 연구진들이 밝혔듯이 해결해야 할 문제들이 남아 있기 때문이다.
다만 1nm 공정의 초미세 노드 실현을 위한 트랜지스터 구조와 적합한 소재를 찾아냈다는 점에서 획기적인 사건임을 부인할 수는 없을 것 같다.
